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退耦电感,退耦器件(如电感)在防雷电路中起什么作用

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退耦器件(如电感)在防雷电路中起什么作用

快3投注平台 加退耦器主要原因是:当两级防雷器之间距离过短,这样的话举个例子,你的D级防雷器在500V就启动泄流,C级在1000V左右启动泄流。当雷电流通过,线路电压达到500V时D级防雷器(也就是最末端)优先启动泄流,当线路电压不断增大时,如果两级防雷器之间距离过短(其实也就是电阻过低),C级就不容易获得启动电压,易造成D级承流过大而损坏。后果可大可小。你可以参考防雷规范,如果没有满足规范,那么就加。具体加多大,以前看过一篇论文,你可以网上找找。这是规范做法,如果你要求不高,那就无所谓,D级防雷器也不贵,旧的不去新的不来,坏了就给他换,不然防雷器卖给谁去。

退耦电容上接电感,电感接地,请问电感的作用是是什么?

在这里,并非只有电容是起退耦作用,而是电容与电感共同起作用的。电容与电感组成LC串联谐振电路,对接近谐振频率的信号,电路的阻抗极小,信号被有效旁路至地,起到退耦的作用。

一楼说电感是为了阻止高频信号污染模拟地,值得商榷。退耦的本意就是要把有害的信号旁路到地,如果又弄来一个电感加以阻止,岂不是抵销了电容的退耦作用?

防雷中用的退耦电感如何计算,用多大的退耦器合适?

一般是15左右的。我有。

防雷中用的退耦电感如何计算,用多大的退耦器合适?

一般是15左右的。我有。

退耦电容有几种接法?各起什么作用?有什么好处?

电容选择上都采用的MLCC的电容进行退耦,常见的MLCC的电容因为介质的不同可以进行不同的分类,可以分成NPO的第一类介质,X7R和Z5V等的第二、三类介质。EIA对第二、三类介质使用三个字母,按照电容值和温度之间关系详细分类为:

第一个数字表示下限类别温度:

X:-55度;Y:-30度;Z:+10度

第二个数字表示上限温度:

4:+65度;5:+85度;6:105度;7:125度;8:150度;

第三个数字表示25度容量误差:

P:+10%/-10%;R:+15%/-15%;S:+22%/-22%;

T:+22%/-33%;U:+22%/-56%;V:+22%/-82%

例如我们常见的Z5V,表示工作温度是10度~85度,标称容量偏差+22%/-82%,

为了做成纯文档的格式,尽量采用文字说明,不不采用图片,这样给理解带来一定的困难,看官们见笑了。设电源引脚和地引脚的封装电感和引线电感之和分别为:Lv和Lg。两个互补的MOS管(接地的NMOS和接电源的PMOS)简单作为开关使用。假设初始时 刻传输线上各点的电压和电流均为零,在某一时刻器件将驱动传输线为高电平,这时候器件就需要从电源管脚吸收电流。在时间T1,使PMOS管导通,电流从PCB板上的VCC流入,流经封装电感Lv,跨越PMOS管,串联终端电阻,然后流入传输线,输出电流幅度为VCC/(2×Z0)。电流在传输线网络上持续一个完整的返回(Round-Trip)时间,在时间T2结束。之后整个传输线处于电荷充满状态,不需要额外流入电流来维持。当电流瞬间涌过封装电感Lv时,将在芯片内部的电源提供点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声(SSN,Simultaneous Switching Noise;SSO,Simultaneous Switching Output Noise)或Delta I噪声。

在时间T3,关闭PMOS管,这一动作不会导致脉冲噪声的产生,因为在此之前PMOS管一直处于打开状态且没有电流流过的。同时打开NMOS管,这时传输线、地平面、封装电感Lg以及NMOS管形成一回路,有瞬间电流流过开关B,这样在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中被称之为地弹噪声(Ground Bounce,我个人读着地tan)。

实际电源系统中存在芯片引脚、PCB走线、电源层、底层等任何互连线都存在一定电感值,因此上面就IC级分析的SSN和地弹噪声在进行Board Level分析时,以同样的方式存在,而不仅仅局限于芯片内部。就整个电源分布系统来说(Power Distribute System)来说,这就是所谓的电源电压塌陷噪声。因为芯片输出的开关操作以及芯片内部的操作,需要瞬时的从电源抽取较大的电流,而电源特性来说不能快速响应该电流变化,高速开关电源开关频率也仅有MHz量级。为了保证芯片附近电源线上的电压不至于因为SSN和地弹噪声降低超过器件手册规定的容限,这就需要在芯片附近为高速电流需求提供一个储能电容,这就是我们所要的退耦电容。

如果电容是理想的电容,选用越大的电容当然越好了,因为越大电容越大,瞬时提供电量的能力越强,由此引起的电源轨道塌陷的值越低,电压值越稳定。但是,实际的电容并不是理想器件,因为材料、封装等方面的影响,具备有电感、电阻等附加特性;尤其是在高频环境中更表现的更像电感的电气特性。我们都知道实际电容的模型简单的以电容、电阻和电感建立。除电容的容量C以外,还包括以下寄生参数:

1、等效串联电阻ESR(Resr):电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流通过电容器,Resr使电容器消耗能量(从而产生损耗),由此电容中常用用损耗因子表示该参数。

2、等效串联电感ESL(Lesl):电容器的等效串联电感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。

3、等效并联电阻EPR Rp :就是我们通常所说的电容器泄漏电阻,在交流耦合应用、存储应用(例如模拟积分器和采样保持器)以及当电容器用于高阻抗电路时,Rp是一项重要参数,理想电容器中的电荷应该只随外部电流变化。然而实际电容器中的Rp使电荷以RC时间常数决定的速度缓慢泄放。

还是两个参数RDA、CDA 也是电容的分布参数,但在实际的应该中影响比较小,这就省了吧。所以电容重要分布参数的有三个:ESR、ESL、EPR。其中最重要的是ESR、 ESL,实际在分析电容模型的时候一般只用RLC简化模型,即分析电容的C、ESR、ESL。因为寄生参数的影响,尤其是ESL的影响,实际电容的频率特性表现出阻抗和频率成“V”字形的曲线,低频时随频率的升高,电容阻抗降低;当到最低点时,电容阻抗等于ESR;之后随频率的升高,阻抗增加,表现出电感特性(归功于ESL)。因此对电容的选择需要考虑的不仅仅是容值,还需要综合考虑其他因素。包括: 所有考虑的出发点都是为了降低电源地之间的感抗(满足电源最大容抗的条件下),在有瞬时大电流流过电源系统时,不至于产生大的噪声干扰芯片的电源地引脚。选用常见的有两种方法计算所需的电容:

简单方法:由输出驱动的变化计算所需退耦电容的大小;

复杂方法:由电源系统所允许的最大的感抗计算退耦电容的大小。

我们假设一个模型,在一个Vcc=3.3V的SRAM系统中,有36根输出数据线,单根数据线的负载为Cload=30pF(相当的大了),输出驱动需要在Tr=2ns(上升时间)内将负载从0V驱动到3.3V,该芯片资料里规定的电源电压要求是3.3V+0.3V/-0.165V。

可以看出在SRAM的输出同时从0V上升到3.3V时,从电源系统抽取的电流最大,我们选择此时计算所需的退耦电容量。我们采用第一种计算方法进行计算,单根数据线所需要的电流大小为:

I=Cload×(dV/dt)=30pF×(3V/2ns)=45mA;

36根数据线同时翻转时的电流大小为Itot=45mA×36=1.62A。芯片允许的供电电压降为0.165V,假设我们允许该芯片在电源线上因为SSN引入的噪声为50mV,那么所需要的电容退耦电容为:

C=I×(dt/dV)=1.62A×(2ns/50mV)=64nF;

从标准容值表中选用两个34nF的电容进行并联以完成该值,正如上面提到的退耦电容的选择在实际中并不是越大越好,因为越大的电容具有更大的封装,而更大的封装可能引入更大的ESL,ESL的存在会引起在IC引脚处的电压抖动(Glitching),这个可以通过V=L×(di/dt)公式来说明,常见贴片电容的L大约是1.5nH,那么V=1.5nH×(1.62A/2ns)=1.2V,考虑整个Bypass回路的等效电感之后,实际电路中glitch会小于该值。通过前人做的一些仿真的和经验的数据来看,退耦电容上的Glitch与同时驱动的总线数量有很大关系。

因为ESL在高频时觉得了电源线上的电流提供能力,我们采用第二种方法再次计算所需的退耦电容量。这中方法是从Board Level考虑单板,即从Bypass Loop的总的感抗角度进行电容的计算和选择,因此更具有现实意义,当然需要考虑的因素也就越多,实际问题的解决总是这样,需要一些折中,需要一点妥协。

同样使用上面的假设,电源系统的总的感抗最大:

Xmax=(dV/dI)=0.05/1.62=31m欧;

在此,需要说明我们引入的去耦电容是为了去除比电源的去耦电容没有滤除的更高频率的噪声,例如在电路板级参数中串联电感约为Lserial=5nH,那么电源的退耦频率:

Fbypass=Xmax/(2pi×Lserial)=982KHz,这就是电源本身的滤波频率,当频率高于此频率时,电源电路的退耦电路不起作用,需要引入芯片的退耦电容进行滤波。另外引入另外一个参数——转折点频率Fknee,该频率决定了数字电路中主要的能量分布,高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题,在此不进行详细说明。只是引入其中推倒的公式:

Fknee=(1/2×Tr)=250MHz,其中Tr=2ns;

可见Fknee远远大于Fbypass,5nH的串联电感肯定是不行了。那么计算:

Ltot=Xmax/(2pi×Fknee)=(Xmax×Tr/pi)=19.7pH;

如前面提到的常见的贴片电容的串联电感在1.5nH左右,所需要的电容个数是:

N=(Lserial/Ltot)=76个,另外当频率降到Fbypass的时候,也应该满足板级容抗需要即:

Carray=(1/(2pi×Fbypass×Xmax))=5.23uF;

Celement=Carray/N=69nF.

1、电容容值;2、电介质材料;3、电容的几何尺寸和放置位置。

为什么说寄生电感是电容器是在高于自谐振频率之后退耦功能被削弱的根本原因

因为电感的感抗是XL=jwL=, 电容的容抗是XC=1/jwC=-j/(wC)

电容电感串联,谐振点也就是虚部阻抗为0,即XL+XC=0,

所以XL+XC=jwL+(-j/(wC)=0

j*w*L=j/(w*C)

(w^2)*L*C=1

w=1/√LC

基本谐振电路分两种,串联谐振与并联谐振。什么是谐振,其实在现实生活中有很多例子,比如荡秋千,当你用力推秋千的频率和秋千本身的振荡频率相同时,秋千就会越荡越高,这个现象就可以很好的说明什么是谐振。同理,在电路里由电容和电感组成的电路(LC电路)也具有相同特性,当交流信号的频率与LC电路本身具有的谐振频率相同时,就会发生谐振现象。当发生串联谐振时,LC电路对谐振频率的阻抗最低,也就是越接近谐振频率的交流信号就越容易通过。并联谐振则相反,LC电路对谐振频率的阻抗最高,越接近谐振频率的交流信号就越难通过。而电路里,根据LC电路的这些特性,我们可以用LC电路选频,可以让你需要的信号通过,不需要的“留下”,不会进入下一级。从上面的特性也可以看出,谐振不会产生谐波。相反,它会滤除谐波。在现实中,谐振的危害也不少,比如,如果有10个人,脚步一致的通过某座桥,当脚步的频率桥梁本身的谐振频率一致,就有把桥“踩”塌的危险,这是真实发生过的。在电路里,不希望发生谐振的地方发生谐振后,电容两端的电压会很高,当电容耐压不足时会击穿电容,使电路发生故障,不能正常工作。

本文标签:防雷(68)电感(1)

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